D-Typ Flip-Flop: Schaltplan, Konvertierung, Wahrheitstabelle, Anwendungen

Welche verschiedenen Arten von Flip-Flops gibt es?

D-Flip-Flop-Typen

• Synchrones D-Flip-Flop.
• Asynchrones D-Flip-Flop.
• Pegelgetriggertes Flip-Flop vom Typ D.
• Edge getriggertes D-Typ-Flip-Flop.

Pegelgetriggertes D-Flipflop

D-Flipflop dessen Ausgang sich entsprechend der Eingabe mit einem hohen Pegel des Taktimpulses ändert, ist ein pegelgetriggerter D-Flip-Flop, und dann der Taktpegel niedrig ist, bleibt das D-Flip-Flop in einem Haltezustand.

Was ist ein flankengetriggertes D-Flip-Flop?

D-Typ Flankengetriggertes Flip-Flop

D-flankengetriggertes Flip-Flop ist das Flip-Flop, bei dem sich der Ausgang unabhängig von der Änderung des Eingangs nur mit der Flanke des Taktimpulses ändern kann. Das bedeutet, dass sich der Ausgang des Flip-Flops mit dem Übergang des Taktimpulses ändert, entweder von hoch zu niedrig zu hoch. 

D-Typ Flankengetriggerter Flip-Flop-Typ

Flankengetriggertes D-Flip-Flop kann 2 Typen haben:

Das flankengetriggerte Flip-Flop wird auch genannt Flip-Flop mit dynamischer Triggerung.

Flankengetriggertes D-Flipflop mit Preset und Clear

Flankengetriggertes D-Flip-Flop kann mit Preset und Clear geliefert werden; Preset und Clear sind beide unterschiedliche Eingänge zum Flip Flop; beides kann sein synchron oder asynchron. Synchrones Voreinstellen oder Löschen bedeutet, dass die Änderung, die durch dieses einzelne am Ausgang verursacht wird, den Taktimpuls beeinflussen kann; hier wird es flankengetriggert, um sich mit der Flanke des Taktimpulses zu ändern. Während Asynchronous Preset Clear die Ausgabe jederzeit ändern kann.

Flankengetriggertes D-Flip-Flop-Timing-Diagramm

Das gegebene Zeitdiagramm zeigt einen positiven Typ eines flankengetriggerten d-Flip-Flops; es gibt den Taktimpuls CLK, D den Eingang des D-Flip-Flops, Q den Ausgang des D-Flip-Flops; Wie Sie sehen, finden die Änderungen des Ausgangs während des Übergangs des Taktimpulses von Low nach High statt, da es sich um ein Zeitdiagramm eines D-Typs mit positiver Flanke handelt Flip-Flop.

Flankengetriggertes D-Flip-Flop-Schaltbild

Das Schaltbild des flankengetriggerten D-Flip-Flops wird hier erklärt. Zuerst wird das D-Flip-Flop mit einer Flankendetektorschaltung verbunden, die die negative Flanke oder positive Flanke des Taktimpulses erkennt. Dann wird das D-Flipflop entsprechend der Ausgabe der Flankendetektorschaltung entsprechend arbeiten.

Flankengetriggerte D-Flipflop-Wahrheitstabelle

D-Flipflop mit steigender Flanke | D-Flipflop mit positiver Flanke

Das Flipflop vom D-Typ mit positiver Flanke, das seinen O/P entsprechend dem I/P mit dem +ve-Übergang des Taktimpulses des Flipflops ändert, ist ein durch positive Flanke getriggertes Flipflop. Es hat eine Hochgeschwindigkeitsleistung bei geringem Stromverbrauch, da es weit verbreitet ist. Das Flipflop vom D-Typ mit positiver Flanke kann mit einem Dreieck am D-Flipflop-Blockdiagramm am Taktende dargestellt werden. 

Positive Flanke getriggertes D-Flip-Flop-Schaltbild

Die positiv flankengetriggerte D-Flip-Flop-Schaltung kann mit drei Latches entworfen werden, wobei zwei Eingangs-Latches mit dem Takt verbunden sind, ein Latch mit den Eingangsdaten verbunden ist, die Schaltung ist so ausgelegt, dass die Ausgangsantwort nur auftritt bei positivem Übergang des Taktimpulses.

Positive Flanke getriggertes D-Flip-Flop-Timing-Diagramm

Taktimpuls CLK, D der Eingang zum D-Flip-Flop, Q der Ausgang des D-Flip-Flops, die Änderungen des Ausgangs erfolgen während des Übergangs des Taktimpulses von niedrig auf hoch.

Positive Flanke getriggertes D-Flipflop Wahrheitstabelle

Fallende Flanke Getriggertes D-Flipflop | Negative flankengetriggertes D-Flipflop

Das D-Flip-Flop, das mit dem -ve seine Ausgabe entsprechend der Eingabe ändert. Übergang des Taktimpulses des Flip-Flops, ist a -ve. flankengetriggertes Flip-Flop. Das D-Flip-Flop mit negativer Flanke kann mit einem Dreieck und einer Blase am Taktende des D-Flip-Flop-Blockdiagramms dargestellt werden.

Negativflankengetriggertes D-Flip-Flop-Schaltbild

Das -ve-Flanken-D-Flipflop kann entworfen werden, indem eine -ve-Flankendetektorschaltung mit dem Taktimpuls hinzugefügt wird. Der -ve-Flankendetektor erkennt die -ve-Flanke des Taktimpulses. Entsprechend dem O/P der Detektorschaltung wird der Rest der Schaltung arbeiten. Bei einem negativen Übergang des Taktimpulses erzeugt die Schaltung eine Ausgabe entsprechend der Eingabe. Andernfalls bleibt die Schaltung in einem Haltezustand.

D-Flipflop-Timing-Diagramm mit negativer Flanke

Taktimpuls CLK, D der Eingang zum D-Flip-Flop, Q der Ausgang des D-Flip-Flops, die Änderungen im Ausgang erfolgen während des Übergangs des Taktimpulses von hoch auf niedrig; dies ist die Charakteristik des Flip-Flops mit negativer Flanke.

Negative flankengetriggerte D-Flipflop-Wahrheitstabelle

Master-Slave-D-Flipflop | MS D-Flipflop

Master-Slave-Flipflop wurde entwickelt, um die Synchronisation vorhersehbarer zu machen. Um Race-Around-Bedingungen zu vermeiden, wird ein Master-Slave-Flip-Flop auch als impulsgetriggertes Flip-Flop bezeichnet, da die Reaktionszeit des Ausgangs gleich der Breite eines Taktimpulses ist.

  Master-Slave-D-Flip-Flop kann aus 2-D-Flip-Flop konfiguriert werden; jedes Flip-Flop ist mit einem zueinander komplementären CLK-Impuls verbunden. Ein Flip-Flop fungiert als Master und das andere als Slave; wenn der Takt hoch ist, arbeitet der Master und der Slave bleibt im Haltezustand, wohingegen bei einem niedrigen Takt der Slave arbeitet und der Master im Haltezustand bleibt. Der O/P des Masters wird als I/P in das Slave-Flipflop eingespeist.

Wie entwerfe ich ein Master-Slave-D-Flip-Flop mit NAND-Gattern?

Master-Slave-D-Flip-Flop-Schaltplan

Das Master-Slave-D-Flip-Flop ist mit NAND-Gattern ausgelegt, die mit 2-D-Flip-Flops konfiguriert sind Puls zueinander.

Master Slave D Flip-Flop Wahrheitstabelle

Timing-Diagramm des Master-Slave-D-Flip-Flops

In dem gegebenen Diagramm ist ein Signal des CLK-Impulses, D das I/P zum Master-Flip-Flop, Qm ist das O/P des Master-Flip-Flops und Q ist das O/P des Slave-Flip-Flops. Somit kann das Verhalten eines Master-Slave-D-Flip-Flops anhand seines Zeitdiagramms beobachtet werden.

Master Slave flankengetriggertes D-Flipflop

Wenn die Master-Slave-Schaltung mit flankengetriggertem D-Flip-Flop ausgeführt ist, oder zusätzlich zur D-Flip-Flop-Schaltung, gibt es eine Flankendetektorschaltung, die die Flanke eines Taktimpulses erkennt. Entsprechend der Ausgabe des Detektors funktioniert das Flip-Flop. Dann ist die Gesamtschaltung eine flankengetriggerte Master-Slave-Flipflop-Schaltung.

D-Flip-Flop-Design

D-Flip-Flop kann auf viele Arten konfiguriert werden, wie es mit NAND-Gatter, NOR-Gatter, Multiplexer usw. erstellt werden kann. Es kann von anderen Flip-Flops wie JK-Flip-Flop, SR-Flip-Flop oder T-Flip-Flop abgeleitet werden. Es kann mit Hilfe vieler verschiedener Kombinationen der Schaltung mit der Uhr gestaltet werden.

Wie entwerfe ich ein D-Flip-Flop mit einem NAND-Gatter?

D-Flip-Flop-Schaltplan mit NAND-Gattern

Das D-Flip-Flop kann nur mit NAND-Gatter entworfen werden, hier wird ein SR-Latch mit NAND-Gatter mit zwei weiteren NAND-Gattern entworfen, und der Takt wird in das Gated-NAND mit Data-Eingang eingegeben, wobei ein NAND-Gatter D als Eingang und das andere NAND-Gatter erhält das D-Komplement als einen Eingang. Und gemäß der Gate-Ausgabe wird der SR-Latch verarbeitet. Die resultierende Schaltung ist eine D-Flip-Flop-Schaltung.

Wie entwerfe ich ein D-Flip-Flop mit einem NOR-Gatter?

D-Flip-Flop mit NOR-Gatter

Das D-Flipflop kann auch mit NOR-Gattern ausgeführt werden; hier werden drei SR-Latches mit Taktimpuls verwendet, um das D-Flip-Flop zu entwickeln. Der SR-Latch mit zwei Eingängen erzeugt den D- und D-Komplement-Ausgang getrennt, und dieser Ausgang wird in den dritten Latch eingespeist, der Q- und Q-Komplement als Ausgang erzeugt. 

Wenn kein Taktimpuls vorhanden ist, werden die anfänglichen Latches aufgrund der Verbindungen mit dem aktuellen Zustand verriegelt, wodurch das gesamte Flip-Flop in einen Haltezustand versetzt wird; ungeachtet der Änderung der Eingabedaten kann sich die Ausgabe nicht ändern.

D-Flip-Flop mit 2 D-Latches

Transparentes D-Flipflop

Was ist D-Flipflop SR Latch Schaltplan ?

Wie entwirft man D-Flip-Flop mit CMOS?

D-Flip-Flop mit CMOS-Transistoren

Design D-Flipflop mit Transmission Gate

Das D-Flipflop kann mit einem Transmissionsgatter entworfen werden, das die Komplexität der Schaltung reduziert, da es die Anzahl der Transistorzählwerte verringert. Wenn LOAD = 0 ist, speichert der Latch die Dateneingabe; wenn LOAD = 1 ist, ist das Latch transparent. Das Transmissionsgatter hilft auch, die Gesamtschaltungsgröße zu reduzieren.

CMOS-D-Flip-Flop-Schaltplan

D-Flip-Flop mit 2×1 MUX

D-Flip-Flop mit MUX Erklärung

AD-Flipflop kann mit einem einzigen Multiplexer (MUX) entworfen werden, Daten 'D' sind ein Eingang zum MUX und der andere Eingang des MUX ist die Rückkopplung des Multiplexer-Ausgangs Q zu seinem Eingang, das Taktsignal wirkt als select line, Wenn der Takt (CLK) = eins ist, ist der Ausgang des MUX D, andernfalls bleibt der Ausgang des MUX der vergangene Ausgang Q. 

Wie entwirft man D-Flip-Flop mit JK-Flip-Flop?

Umwandlung von JK-Flip-Flop in D-Flip-Flop

D ist der externe Eingang zum JK-Flip-Flop, und JK-Flip-Flop ist das universelle Flip-Flop; wir können ein D-Flip-Flop aus dem JK-Flip-Flop entwerfen, wenn wir den K-Eingang des JK-Flip-Flops mit einem Inverter mit dem J-Eingang verbinden. Dann ist die resultierende Schaltung ein D-Flip-Flop mit I/P als D und O/P als Q und Qbar.

Dabei bedeutet Qn+1 den nächsten Ausgangszustand und Qn den gegenwärtigen Ausgangszustand in der Umrechnungstabelle.

So gestalten Sie Frequenzteilerschaltung mit D-Flip-Flop ?

D-Flip-Flop-Frequenzteiler | D-Flip-Flop-Taktteiler

Eine Frequenz Teiler ist eine digitale Schaltung der eine Eingangsfrequenz durch einen erforderlichen Faktor teilt. Ein solcher Frequenzteiler ist mit einem D-Flip-Flop aufgebaut, das die Eingangstaktfrequenz durch zwei teilt. Eine invertierte Rückkopplung vom Ausgang Q zum Eingang D bildet diese Frequenzteilerschaltung.

Teilen durch 3 Schaltung mit D-Flip-Flop

Die gegebene Schaltung teilt die Eingangsfrequenz durch drei. In dieser Schaltung wird ein 2-D-Flip-Flop verwendet, und ein NOR-Gatter, das die resultierende Schaltung bildet, teilt die Eingangsfrequenz durch drei.

Phasendetektor mit D-Flipflop

Ein Phasenfrequenzdetektor ist eine Schaltung, die verwendet wird, um die Differenz von Frequenzen und Phase von zwei gegebenen Eingängen zu erkennen. Das UP-Signal wird erzeugt, wenn das Taktsignal langsamer ist als die Referenztaktsignale. Das Abwärtssignal wird erzeugt, wenn das Taktsignal schneller als der Referenztakt ist.

Der Phasen-Frequenz-Detektor kann mit zwei D-Flip-Flops konstruiert werden, wie in der obigen Abbildung gezeigt; sowohl das Flipflop hat unterschiedliche Taktfrequenzen als Eingang, als auch das Rücksetzen des Flipflops ist mit einem NAND-Gatter verbunden, dessen Eingang das Down- und Up-Signal ist.

Frequenzmultiplikator mit D-Flipflop

Der Frequenzvervielfacher ist eine digitale Schaltung, die das Vielfache des Eingangstaktfrequenzsignals erzeugt. 

Die Schaltung kann mit dem D-Flipflop und sogar die Anzahl der Invertierten in der Rückmeldeleitung. Das Feedback wird vom Ausgang Q gestartet und geht zum NOR-Gatter, das mit dem Clock-Eingang des Flip-Flops verbunden ist. Der Ausgang der Multipliziererschaltung hängt von der von den Invertern erzeugten Verzögerung ab; mit unterschiedlichen Verzögerungen können wir unterschiedliche Frequenzen als Ausgang erzeugen.

D-Flip-Flop-Oszillator

Der Oszillator ist eine Schaltung, die wiederholte und alternierende Wellenformen erzeugt. Der Oszillator kann mit einem D-Flip-Flop entworfen werden, wobei das D-Flip-Flop in einem Toggle sein muss, so dass der Ausgangswert immer dann umschalten sollte, wenn er einen hohen Eingang erhält; um ein Kipp-Flip-Flop aus einem d-Flip-Flop zu erzeugen, wird der komplementäre Ausgang des D-Flip-Flops an den Dateneingang des D-Flip-Flops rückgekoppelt.

D-Flip-Flop-Register

Ein Register ist eine Gruppe von Flip-Flops, die je nach Anzahl der Flip-Flops im Register mehr als ein Bit gleichzeitig speichern können.

Was sind die Quad-D-Flip-Flop-IC ?

Quad-D-Flip-Flop 74175 | Quad-D-Flipflop 7475

Quad-D-Flipflop ist in Ingratiated-Schaltung verfügbar, die 16 Pins hat. Es verfügt über ein 4 d-Flipflop mit separaten Eingangs- (D) und Ausgangspins (Q und Qbar). Die verbleibenden Pins sind ein Masse-, ein Clear-, ein Takt- und ein Spannungsversorgungs-Pin. Seine Funktion entspricht dem TTL 74175. Es enthält flankengetriggertes D-Flip-Flop.

Flip-Flop vom Typ Hex D

Es ist eine Art von d-Flipflop, die im IC verfügbar ist und 6 d-Flipflops enthält, von denen jedes unterschiedliche Eingangs- und Ausgangspins in der integrierten Schaltung hat. Somit hat es 16 Pins mit einem Takt-Pin, einem Masse-Pin, einem Spannungsversorgungs-Pin und einem Clear-Pin.

8-Bit-Oktal-D-Flipflop

Ein Flipflop vom Oktal-d-Typ ist im Handel als Ingratiated-Schaltung erhältlich. Es enthält 20 Pins, die einen Dreizustandsausgang haben. Alle Flip-Flops sind hauptsächlich durch den Takt- und Enable-Pin steuerbar. Jedes Flip-Flop hat unterschiedliche Eingangs- (D) und Ausgangs- (Q) Pins. Die verbleibenden Pins sind ein Clock-Pin, ein Masse-Pin, ein Spannungsversorgungs-Pin und ein Clear-Pin. Dieser Ic wird verwendet, um ein Speicherregister, einen Mustergenerator usw. zu entwerfen.

16-Bit-D-Flipflop

 Es ist eine Art von D-Flip-Flop, die in IC verfügbar ist; hauptsächlich ein 16-Bit flankengetriggertes d-Flip-Flop mit Drei-Zustands-Ausgang, das für die Ansteuerung von hochkapazitiven oder niederohmigen Lasten ausgelegt ist. Es kann als 16-Bit-Flipflop verwendet werden, kann auch als zwei 8-Bit-Flipflops verwendet werden. Es hat 48 Pins, während jedes Flip-Flop separate Pins für Eingang und Ausgang hat; zwei Clock-Pins und zwei Enable-Pins. Es wird beim Entwerfen von Pufferregistern, Eingangs- oder Ausgangsports, bidirektionalen Bussen usw. verwendet.