Verilog HDL mit Xilinx: 17 wichtige Schritte, die Sie kennen sollten

Besprechungsthemen

A. Xilinx

B. Voraussetzungen für Verilog HDL mit Xilinx

C. Xilinx-Installationsprozess

D. Erstellen Sie Ihr erstes Verilog-Projekt mit XILINX

XILIX

Xilinx ist ein in den USA ansässiges Technologieunternehmen, das programmierbare Logikbausteine anbietet. Wir werden die Xilinx-Software „ISE 14.7 Simulator“ verwenden, um Verilog-Designs zu implementieren. Xilinx wird auch für VHDL-Implementierungen verwendet. Obwohl ein Teil der Codierungsstruktur von Verilog mit VHDL identisch ist, gibt es grundlegende Unterschiede zwischen ihnen.

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Voraussetzungen für Verilog mit Xilinx

Bevor Sie mit Verilog mit Xilinx beginnen, müssen einige Voraussetzungen für einen Benutzer erfüllt sein. Sie sind unten aufgeführt.

Einige Kenntnisse müssen vorhanden sein Digitale Elektronik. Mindestens Grundkenntnisse Logikgatter und sequentielle Schaltungen erforderlich sind.
Eine unterbrechungsfreie Internetverbindung ist ein Muss.
Eine reibungslose Menge an freiem Speicher ist erforderlich, um die Software reibungslos auszuführen. Auf Ihrem Computer werden mindestens 20 GB Speicherplatz benötigt.
Erstellen Sie auf der Xilinx-Website ein Konto mit einer zugänglichen E-Mail-ID. Die Lizenz wird in dieser E-Mail-ID verschickt.
Wir demonstrieren dieses Tutorial nur für Windows.

Was ist VHDL? Was ist der Unterschied zwischen Verilog und VHDL?

Xilinx-Installationsprozess

Schritt 1: Laden Sie die Software aus dem Internet herunter. Der Link zum Herunterladen von Xilinx ist unten angegeben -

(Es ist eine 6 GB ZIP-Datei, stellen Sie Internetverbindung und Speicherplatz sicher) Der Link für Windows -

https://www.xilinx.com/member/forms/download/xef.html?filename=Xilinx_ISE_DS_Win_14.7_1015_1.tar

Es stehen weitere Optionen zum Herunterladen zur Verfügung. Sie können entsprechend Ihrer Anforderung und Auswahl über den unten angegebenen Link auswählen.

https://www.xilinx.com/support/download/index.html/content/xilinx/en/downloadNav/vivado-design-tools/archive-ise.html

Schritt 2: Entpacken Sie die Datei. Um die Datei zu entpacken, klicken Sie mit der rechten Maustaste auf die Datei. Sie können dann alle extrahieren. Nach der Extraktion sollte der Dateiname "Xilinx_ISE_DS_Win_14.7_1015.1" lauten.

Zu beachtender Punkt: Sowohl das Herunterladen als auch das Extrahieren benötigen je nach Internetgeschwindigkeit und Speicherverfügbarkeit viel Zeit. Die Installation wird ebenfalls viel Zeit in Anspruch nehmen. Also keine Panik, sei geduldig.

Schritt 3: Öffnen Sie die extrahierte Datei. Es gibt eine Datei mit dem Namen 'xsetup'. Doppelklicken Sie auf diese Datei. Die Installation wird gestartet.

INST 1 1024x576 1 — Wählen Sie die 'xsetup'-Datei Verilog HDL

Es wird ein weiteres Popup angezeigt. Wählen Sie die Option 'ISE WebPACK', um fortzufahren.

INST 2 1 — Wählen Sie das ISE WebPack, Verilog HDL

Der endgültige Installationsvorgang wird gestartet.

Schritt 4: Nachdem die Software auf Ihrem PC installiert wurde, müssen einige Aufgaben ausgeführt werden. Führen Sie diese Aufgaben sorgfältig aus. Aktualisieren Sie außerdem die Lizenz von Xilinx. Diese Schritte sind im vorherigen Artikel angegeben. Bitte probieren Sie es aus, bevor wir mit unserem ersten Verilog-Projekt beginnen. Der Link ist unten angegeben.

[VORLÄUFIGE VOLLAUTOMATISCHE TEXTÜBERSETZUNG - muss noch überarbeitet werden. Wir bitten um Ihr Verständnis.] Volumenstrom mit Druck: Zusammenhang, Unterschied, Findung und Fakten:

https://techiescience.com/vhdl-process-xilinx-guide/

Erstellen Sie Ihr erstes Verilog-Projekt mit XILINX

Wir werden zuerst ein einfaches AND-Gate-Modell mit XILINX implementieren. Die logische Darstellung des UND-Gatters ist Y = AB; A und B sind die beiden Eingänge, während Y der Ausgang ist. Die Wahrheitstabelle ist unten angegeben.

A	B	*Y = AB*
0	0	0
0	1	0
1	0	0
1	1	1

Verilog HDL - UND Gate Wahrheitstabelle

Schritt 1: Öffnen Sie den Projektnavigator, indem Sie auf das Symbol auf dem Desktop doppelklicken.
Schritt 2: Gehen Sie zu 'Datei' und dann zu 'Neues Projekt'. Datei -> Neues Projekt

Bild 1 1 — Datei -> Neues Projekt, Verilog HDL, Bild 1

Schritt 3: Geben Sie einen Namen für Ihr Projekt ein und wählen Sie den Speicherort aus. Es wird empfohlen, keine grundlegenden Logikgatternamen zu verwenden, da es sich um umgekehrte Schlüsselwörter handelt. Vergessen Sie auch nicht, den Namen Ihres Projekts zu kopieren. es wird Ihrem Brief helfen. Klicken Sie auf die Schaltfläche "Weiter", um fortzufahren.

BILD 2 1 — Geben Sie einen Namen für das Projekt ein und wählen Sie Weiter, Verilog HDL Image - 2

Schritt 4: Jetzt müssen Sie einige Dinge einrichten. Seien Sie vorsichtig, wenn Sie all diese Dinge einrichten. Jeder Fehler führt langfristig zum Scheitern.

Name des Anwesens: Wert
Evaluierungsentwicklungsausschuss: Nicht spezifiziert
Produktkategorie: Alle
Familie: Spartan3
Device: XC3S50
Paket: PQ208
Geschwindigkeit: -4
Top Quellentyp: HDL
Synthesewerkzeug: XST (VHDL / Verilog)
Simulator: Sim (VHDL / Verilog)
Bevorzugte Sprache: Verilog
Eigenschaftsspezifikation in der Projektdatei: Speichern Sie alle Werte
Manuelle Kompilierungsreihenfolge: Lassen Sie das Kontrollkästchen, klicken Sie nicht darauf.
VHDL-Quellenanalysestandard: VHDL-93
Nachrichtenfilter aktivieren: Lassen Sie das Kontrollkästchen, klicken Sie nicht darauf.

Klicken Sie auf "Weiter", um fortzufahren.

Bild 3 1 — Führen Sie die Einrichtung sorgfältig durch. Ändern Sie die bevorzugte Sprache in 'Verilog', Verilog HDL Image - 3

Schritt 5: Klicken Sie nun auf 'Fertig stellen; für das nächste Popup.

Bild 4 1 — Klicken Sie auf "Fertig stellen", Verilog HDL, Bild - 4

Schritt 6: Im ISE-Simulator wird ein neues Fenster geöffnet. Auf der Registerkarte Design in der linken Ecke und unter der Hierarchieliste wird das Modell angezeigt. Bewegen Sie den Cursor auf den Ordner direkt unter dem benannten Modell.

[VORLÄUFIGE VOLLAUTOMATISCHE TEXTÜBERSETZUNG - muss noch überarbeitet werden. Wir bitten um Ihr Verständnis.] Leistung Vs Spannung: Vergleichende Analyse und Fakten

Klicken Sie dann mit der rechten Maustaste auf den Ordner (In unserem Fall lautet der Name des Ordners "xc3s50-4pq208"). Wählen Sie dann die neue Quelle aus.

Verilog HDL — Klicken Sie mit der rechten Maustaste und wählen Sie die 'Neue Quelle', Bild - 5

Schritt 7: Wählen Sie im neuen Fenster das 'Verilog-Modul' und fügen Sie denselben Namen ein, den Sie in Schritt 3 kopiert haben. Diesen Namen können Sie auch auf der Registerkarte Speicherort abrufen. Klicken Sie auf "Weiter", um fortzufahren.

Bild 6 1 — Wählen Sie Verilog Module, Image - 6

Schritt 8: Das definierende Modul wird angezeigt. Aber wir werden die Ports jetzt nicht definieren. Klicken Sie einfach auf "Weiter".

Bild 7 1 — Klicken Sie auf WEITER, Verilog HDL, Bild - 7

Schritt 9: Klicken Sie auf "Fertig stellen", um das nächste Fenster zu öffnen.

Bild 8 1 — Klicken Sie auf "Fertig stellen", Bild - 8

Schritt 10: Ein Code-Editor wird geöffnet.
- Ändern Sie nun den im Editor geschriebenen Projektnamen in "UND". In unserem Fall ändern wir es von 'LAMBDAGEEKS_VERILOG_AND_GATE' in 'AND'.

Bild 9 1 — Benennen Sie das Modul im Editor um, Verilog HDL, Image – 9

Schreiben Sie nun die Portdeklarationen wie folgt auf.

Modulen UND (

Eingabe I1, I2,

Ausgabe O

);

Endmodul

Weisen Sie nun das UND-Gatter zwischen Eingang und Ausgang zu.

zuweisen O = I1 & I2;

Bild 10 1 — Notwendig aufschreiben Verilog-Code, Verilog HDL, Bild – 10

Speichern Sie den Code.
Schritt 11: Jetzt sehen Sie auf der linken Seite des Fensters unter der Entwurfsleiste eine Registerkarte mit dem Namen "Prozess UND".
- Erweitern Sie die "Synthese - XST" von dort.
- Doppelklick auf den 'Syntax prüfen'. Es wird ein grünes Häkchen angezeigt, das den Erfolg anzeigt.

Bild 11 693x1024 1 — Schließen Sie den Überprüfungssyntaxprozess Verilog HDL, Image - 11 ab

Schritt 12: Gehen Sie nun wieder zum oberen linken Bereich zurück. Klicken Sie mit der rechten Maustaste auf 'xc3s50-4pq208' Datei. Wählen Sie dort eine neue Quelle.

Bild 12 1 — Neue Quelle hinzufügen, Verilog HDL, Image - 12

Schritt 13: Wählen Sie Verilog Module aus der angegebenen Liste. Geben Sie dann einen Dateinamen ein. Wir stellen "LAMBDAGEEKS_TOP_MODULE ” als der Name. Klicken Sie auf "Weiter", um fortzufahren.

Bild 13 1 — Wählen Sie Verilog Module, Verilog HDL, Image - 13

Ein Popup mit dem Namen 'Modul definieren' wird kommen. Definieren Sie hier nichts. Klick auf das 'Nächster'.

Bild 14 1 — Klicken Sie auf Weiter, Verilog HDL, Bild - 14

Klicken Sie auf 'Fertig' für das nächste geöffnete Fenster.

Bild 15 1 — Klicken Sie auf Fertig stellen, Verilog HDL, Bild - 15

Schritt 14: Ein Code-Editor wird geöffnet. Sie können den gesamten Kommentarbereich aus dem Code-Editor löschen.
- Überprüfen Sie nun den Abschnitt Hierarchie oben links. Klicken Sie mit der rechten Maustaste auf den von Ihnen angegebenen Modulnamen. Für unseren Fall ist es - 'LAMBDAGEEKS_TOP_MODULE'.
- Einige Optionen werden mit der rechten Maustaste angezeigt. Wählen Sie die Option - 'Als oberstes Modul festlegen'.

Bild 16 1 — Wählen Sie als Top Module, Verilog HDL, Image - 16

Ein Fenster wird geöffnet. Klicke auf 'JA' um fortzufahren.

Bild 17 1 — Klicken Sie auf Ja, Verilog HDL, Bild - 17

Schritt 15: Jetzt müssen wir mit dem Code-Editor Code schreiben. Es beschreibt den Ein- und Ausgang mit der Gate-Implementierung. Der folgende Code wurde für das UND-Gatter geschrieben -

[VORLÄUFIGE VOLLAUTOMATISCHE TEXTÜBERSETZUNG - muss noch überarbeitet werden. Wir bitten um Ihr Verständnis.] Spannungsabfall für Kabel: Berechnung und detaillierte Fakten

Modulen LAMBDAGEEKS_TOP_MODULE (

Eingabe I1, I2,

Ausgabe O

);

UND und1 (I1, I2, O);

Endmodul

Bild 18 1 — Schreiben Sie den entsprechenden Verilog-Code, Verilog HDL, Image - 18

Schritt 16: Gehen Sie jetzt zum linken unteren Teil bei 'Prozess: LAMBDAGEEKS_TOP_MODULE' Sektion.
- Erweitern Sie nun die "Synthese -XST" Teil.
- Doppelklick auf den 'Syntax prüfen'. Nach einigen Sekunden wird ein grünes Häkchen angezeigt, das den Erfolg anzeigt.
- Doppelklicken Sie dann auf "Synthese - XST" Möglichkeit. Es dauert einige Sekunden, bis ein grünes Häkchen angezeigt wird.

Bild 19 1 — Führen Sie die Prüfung Syntax, Verilog HDL, Image - 19 aus

Schritt 17: Ansicht für RTL-Schema.
- Doppelklick auf den 'RTL-Schema anzeigen' .
- Ein Fenster mit dem Namen - 'RTL / Tech Viewer einstellen verhält sich beim ersten Aufruf' wird auftauchen. Klicken Sie einfach auf die 'IN ORDNUNG'.

Bild 20 1 — Wählen Sie die zweite Option, Verilog HDL, Image - 20

Nun wird ein Fenster mit einem Diagramm geöffnet.

Bild 21 1024x576 1 — Verilog RTL-Schema, Verilog HDL, Bild - 21

Doppelklicken Sie in das Feld.

Bild 22 1024x459 1 — Verilog RTL-Schema, Verilog HDL, Bild - 22

Doppelklicken Sie nun in das UND-Feld.

Bild 23 1024x466 1 — Verilog RTL-Schema, Verilog HDL, Bild - 23

Schritt 18: Ansicht für Technologie-Schema
- Doppelklicken Sie auf die Option 'Technologie-Schema anzeigen'.
- Ein Popup wird angezeigt, in dem Sie auf die Option "OK" klicken.

Bild 24 1024x609 1 — Technologie-Schema, Verilog HDL, Bild - 24

Ein neues Diagrammfenster öffnete sich.

Bild 25 1024x516 1 — Verilog-Technologie-Schema, Verilog HDL, Bild - 25

Doppelklicken Sie in das Feld des Diagramms.

Bild 26 1 1024x464 1 — Verilog-Technologie-Schema, Verilog HDL, Bild - 26

Dort wird eine Box mit dem Namen "lut2" angezeigt. Doppelklicken Sie darauf.

Es wird angezeigt mehrere Diagramme.

Das schematische Diagramm:

Klicken Sie auf die Gleichung, um die Beziehung zu sehen.

Klicken Sie auf die Wahrheitstabelle, um die Wahrheitstabelle zu finden.

Klicken Sie auf die Karnaugh-Karte, um die Karte zu finden.

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Sudipta Roy

Hallo, ich bin Sudipta Roy. Ich habe einen B. Tech in Elektronik gemacht. Ich bin ein Elektronik-Enthusiast und widme mich derzeit dem Bereich Elektronik und Kommunikation. Ich habe großes Interesse an der Erforschung moderner Technologien wie KI und maschinellem Lernen. Mein Ziel ist es, allen Lernenden genaue und aktuelle Daten zur Verfügung zu stellen. Es macht mir große Freude, jemandem beim Wissenserwerb zu helfen.
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