Einführung in VLSI Design Flow
Im vorherigen Artikel haben wir einen Überblick über den VLSI-Entwurfsablauf erhalten. In diesem Artikel erfahren Sie, wie verschiedene Logikschaltungen mithilfe des VLSI-Designs implementiert werden können. VLSI ist eine der Schlüsseltechnologien in dieser Ära der Digitalisierung. Transistoren werden verwendet, um Logikschaltungen im VLSI-Design zu implementieren.
Es gibt drei Arten von digitalen Logiken – den Inverter des NICHT-Gatters, das UND-Gatter und das ODER-Gatter. Komplexere Gatter wie -NAND, NOR, XNOR und XOR können auch mit den Basisgattern erstellt werden. Lassen Sie uns einige davon besprechen Methoden zur Implementierung von Logikschaltungen.
CMOS-Logikdesign
Digital ist alles über ZERO und ONE oder HIGH oder LOW. Der Eingang für eine digitale Logikschaltung ist entweder 0 oder 1, also der Ausgangswert. Wenn nun eine Schaltung als 0 und 1 eingegeben wird, kann die Logik durch die Schaltfunktion wie unten angegeben verstanden werden.
Wir können im Bild sehen, dass wenn der s1-Schalter geöffnet und der s2-Schalter geschlossen ist, der Ausgang 0 ist; für umgekehrt ist die Ausgabe 1.
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CMOS-Entwurfsmethodik
Es gibt drei Schritte zum Entwerfen einer CMOS-Logik als Teil des VLSI-Entwurfsablaufs.
- Finden Sie das Komplement des Booleschen Ausdrucks heraus, den Sie implementieren müssen.
- Beschreiben Sie den PUN
- Beschreiben Sie den PDN
Das Pull-Up-Netzwerkdesign:
Begriffe multiplizieren: NMOSFETs in Parallelschaltung
Additive Begriffe: NMOSFETs in Reihenschaltung
Das Pull-Down-Netzwerkdesign:
Begriffe multiplizieren: NMOSFETs in Reihenschaltung
Additive Begriffe: NMOSFETs in Parallelschaltung
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CMOS Inverter / CMOS NOT Gate Design NOT
Ein digitaler Inverter ist ein NICHT-Gatter, das den invertierten Ausgang für einen Eingang liefert. Für einen hohen Eingang oder Eingang ist digital ONE, dann ist der Ausgang niedrig oder digital NULL. Bei niedrigem Eingang oder Eingang ist digital NULL, dann ist der Ausgang hoch oder digital EINS.
| SPEISUNG | AUSGABE |
| HOCH | LOW |
| LOW | HOCH |
Ein CMOS-Inverter besteht aus zwei Enhancement-Mode-Transistoren - einer ist NMOS und der andere ist PMOS. Das NMOS arbeitet als Pulldown-Netzwerk und das PMOS als Pull-Up-Netzwerk. Die Eingangsspannung steuert beide Transistoren.
Wenn sich der PMOS-Transistor im EIN-Zustand befindet, geht der NMOS-Transistor in den AUS-Zustand. Auch wenn der NMOS-Transistor AUS bleibt, befindet sich der PMOS in einem EIN-Zustand. So sind die beiden Transistoren funktionieren im Komplementärmodus.
Das Transistor, das im AUS-Zustand bleibt, liefert einen hohen Impedanzwert und der Ausgangswert ändert sich. Unter der gleichen Schiene hat eine CMOS-Logikschaltung weniger Rauschen als eine NMOS-Logikschaltung.
Das Diagramm der Spannungsübertragungseigenschaften eines symmetrischen CMOS ist unten angegeben.
Produktion
Die Transistoren sind so hergestellt, dass ihre Schwellenspannungen gleich groß und entgegengesetzt polar sein sollten. Das heißt, die Schwellenspannung von NMOS ist gleich der Größe der Schwellenspannung von PMOS, die durch den folgenden Ausdruck gegeben ist.
VTN = - V.TP
Wenn die Eingangsspannung (V.in) kleiner als die Schwellenspannung des NMOS-Transistors ist, dann befindet sich der NMOS-Transistor in einem AUS-Zustand. Dann das PMOS Schaltung steuert die Ausgangsspannung (Vout) mit der zugeführten Spannung (VDD). Der AB-Bereich des Diagramms repräsentiert diese Operation.
Wenn nun die Eingangsspannung größer als die Differenz von V istDD und Schwellenspannung, dann tritt die PMOS-Logikschaltung in einen AUS-Zustand ein und das NMOS wird aktiviert. Dann steuert NMOS die Ausgangsspannung (V. ) mit einer Massespannung von 0 V.
Der BC-Bereich des Graphen repräsentiert das gesättigte NMOS, und der CD-Teil repräsentiert beide Transistoren, die sich im gesättigten Modus befinden. V.INV ist der Eingangsspannungswert, für den die Eingangsspannung der Ausgangsspannung entspricht.
Bei sorgfältiger Beobachtung können wir sagen, dass die Änderung für den Spannungsabfall von 0 nach V sehr hoch istDD. Deshalb ist der CMOS-Inverter ein perfekter Inverter für das Logikdesign.
Wenn nun die Eingangsspannung gleich V istINVsind beide Transistoren in Sättigung. Das Pull-up-Netzwerk (PUN) hat V.GS Wert =
VGS = Vin - VDD
Oder V.GS = VINV - VDD
Die aktuelle Gleichung für den Sättigungsbereich ist gegeben als -
ID = μεW * (V.GS - VTH )2 / 2 LD
Diese Gleichung kann für Pull-up-Netzwerk umgeschrieben werden -
IDpu = μpWpu * (V.INV - VDD - VTHP)2 / 2 DLpu
Die Gleichung für das Pulldown-Netzwerk lautet -
IDpd = μnWpd * (V.INV - VTHN )2 / 2 DLpd
Gleichsetzen des Drainstroms gemäß den Eigenschaften -
μnWpd * (V.INV - VTHN )2 / 2 DLpd = μpWpu * (V.INV - VDD - VTHP)2 / 2 DLpu
oder V.INV - VDD - VTHP = - β (V.INV - VTHN); [β = (μn * Z.pu /μp * Z.pd) ½]
Oder V.INV = (VDD + VTHP + β * V.THN) / (1 + β)
Wenn VTHN = - VTHP, dann kommt β als 1.
Darüber hinaus kommt VINV als VDD / 2 und
Zpd : Z.pu = μn : μp = ~ 2.5: 1
Verlustleistung
CMOS-Logikschaltungen verbrauchen weniger Leistung als die einer NMOS-Logikschaltung für niedrige Frequenzen. Die CMOS-Leistungsentartung schwankt gemäß der Schaltfrequenz der Schaltung.
Rauschabstände
Der Rauschabstand ist die maximal zulässige Abweichung, die auftreten kann, ohne das Hauptmerkmal unter lauten Bedingungen zu ändern. NML wird als Differenz zwischen der logischen Schwellenspannung und der logischen NULL-Ersatzspannung für einen CMOS-Wechselrichter mit niedrigem Pegel angegeben. Der Rauschabstand wird als Differenz zwischen der logisch hohen oder EINEN äquivalenten Spannung und der logischen Schwellenspannung für den hohen Pegel beschrieben.
CMOS-NAND- und NOR-Gatter mit zwei Eingängen
NOR- und NAND-Gatter sind als universelle Logikgatter bekannt, mit denen jede Logikgleichung oder jede Art anderer Logikgatter implementiert werden kann. Dies sind die beiden am häufigsten hergestellten Gates, die die CMOS-Logik für die VLSI-Technologie verwenden. Lassen Sie uns die Implementierung und das Design beider Gates mithilfe der CMOS-Logik diskutieren.
CMOS NOR-Gatter
Ein NOR-Gatter kann als invertiertes ODER-Gatter beschrieben werden. Die Wahrheitstabelle des NOR-Gatters ist unten angegeben, wobei A und B die Eingänge sind.
Ein NOR-Gatter kann auch unter Verwendung der CMOS-Technologie implementiert werden. Die CMOS-Inverterschaltung kommt in diesem Design zum Einsatz. Ein Pulldown-Netzwerk (Transistor) wird mit dem Basis-CMOS-NOT-Gatter in einer Parallelschaltung hinzugefügt, um die NOR-Operation zu implementieren. Für NOR-Gatter mit zwei Eingängen wird nur ein Pulldown-Netzwerk hinzugefügt. Um mehr Eingänge aufzunehmen, werden mehr Transistoren hinzugefügt.
Produktion
Die logische Implementierung unter Verwendung von CMOS ist in der folgenden Abbildung dargestellt. Wenn einer der Eingänge logisch hoch oder logisch EINS ist, ist der Pulldown-Weg zur Erde gesperrt. Die Ausgabe ist logisch NULL.
Wenn beide Eingänge eine hohe Spannung oder einen logischen Wert von EINS erhalten, ist der Ausgangswert logisch hoch oder EINS. Die logische Schwellenspannung entspricht der Schwellenspannung eines Wechselrichters. Auf diese Weise kann mit CMOS eine NOR-Logik erreicht werden.
CMOS-NAND-Gatter
Ein NAND-Gatter kann als invertiertes UND-Gatter beschrieben werden. Die Wahrheitstabelle des NAND-Gatters ist unten angegeben, wobei A und B die Eingänge sind.
Ein NAND-Gatter kann auch unter Verwendung der CMOS-Technologie implementiert werden. Die CMOS-Inverterschaltung kommt auch in diesem Design zum Einsatz. Ein Pulldown-Netzwerk (Transistor) in Reihe und ein Verarmungsmodus-Transistor werden mit dem grundlegenden CMOS-NOT-Gatter hinzugefügt, um die NAND-Operation zu implementieren. Für zwei Eingangs-NAND-Gatter wird nur ein Transistor hinzugefügt. Um mehr Eingänge aufzunehmen, werden der Reihenschaltung mehr Transistoren hinzugefügt.
Produktion
Die Logikimplementierung unter Verwendung von CMOS ist in der obigen Abbildung dargestellt. Wenn beide Eingänge logisch NULL sind, befinden sich beide NMOS-Transistoren im AUS-Zustand, während sich beide PMOS-Transistoren im EIN-Zustand befinden. Der Ausgang wird mit VDD verbunden, und auf diese Weise liefert der Ausgang logisch EINS oder einen hohen Wert.
Wenn Eingang A als Eingang einen hohen Wert erhält und Eingang B einen niedrigen Wert erhält, geht das obere NMOS in den EIN-Zustand und das niedrigere NMOS in den AUS-Zustand. Die Masseverbindung kann nicht mit dem Ausgangswert hergestellt werden. In diesem Zustand wird das linke PMOS eingeschaltet, während das rechte PMOS im AUS-Zustand bleibt. Der VDD findet einen Pfad durch den Ausgang und liefert einen hohen Ausgangswert oder eine logische 1.
Wenn Eingang B als Eingang einen hohen Wert erhält und Eingang A einen niedrigen Wert erhält, geht das obere NMOS in den AUS-Zustand und das niedrigere NMOS in den EIN-Zustand. Die Masseverbindung kann nicht mit dem Ausgangswert hergestellt werden. In diesem Zustand wird auch das linke PMOS ausgeschaltet, während das rechte PMOS in den EIN-Zustand versetzt wird. Der VDD findet einen Pfad durch den Ausgang und liefert einen hohen Ausgangswert oder eine logische 1.
Wenn für die endgültige Logik beide Eingänge eine hohe Eingangsspannung oder einen logischen EIN-Wert erhalten, befinden sich beide NMOS-Transistoren im EIN-Zustand. Beide PMOS-Transistoren sind im AUS-Zustand und bieten einen Pfad für die Massespannung, um mit dem Ausgang verbunden zu werden. Der Ausgang liefert somit eine logische Null oder einen niedrigen Wert als Ausgang.
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